Микросхемы регистровых ОЗУ
Регистр как функциональный узел широко применяется в качестве ячейки памяти. Например, регистры включены в структуру многих микросхем ОЗУ и ПЗУ для хранения кода ад­реса, входных и выходных данных. Микросхемы регистров входят в состав большинства серий, в том числе и в микропроцессор­ные комплекты БИС в качестве регистров общего назначения (РОН), многорежимных буферных регистров (МБР), буфера дан ных меЖду быстродействующим процессором и более медлен ными периферийными устройствами и т. д.
Запоминающие устройства на регистрах могут быть построе­ны с произвольным доступом (выборкой) и с последовательным доступом'[1]' Регистровые ЗУ с произвольной выборкой позво­ляют адресовать все регистры и обратиться к любому ,из них для записи или считывания информации. В отличие-©т них регист­ровые ЗУ с последовательным доступом для обращения к нужной ячейке требуют перебора адресов в сторону их увеличения или уменьшения до требуемого адреса. Те и другие реализуют на микросхемах регистров параллельного и последовательного типа соответственно. В параллельныи'регистр информацию записывают всеми разрядами одновременно итак же ее считывают В качестве параллельного регистра применяют как регистры хранения, так и регистры сдвига. В последовательный регистр информацию записывают с одного входа поразрядно последовательно во времени. Таким же способом ее и считывают с выхода последнего триггера. Последовательным может быть только регистр сдвига. Многие регистры сдвига допускают и параллельную запись и считывание информации, т. е. являются комбинированными.
Номенклатура отечественных микросхем регистров обширна и разнообразна. Она включает регистры хранения и сдвига ста­тические и динамические с разрядностью от четырех до несколь­ких десятков, микросхемы с однорегистровой и многорегистровой структурой, с большим быстродействием, рассчитанным на при­менение- с тактовыми частотами в сотни мегагерц, и малым быстродействием, способным обеспечить работу регистра с такто­выми частотами в единицы килогерц.
В табл. 2.14 приведены примеры микросхем регистров, ко торые дают некоторое представление о их характеристиках. Ни же будут рассмотрены в основном многорегистровые микро­схемы, поскольку микросхемы регистров с традиционной струк турой достаточно подробно описаны в справочной литературе [8, 14, 15, 18].
Микросхема КР1802ИР1 является двухадресным регистровым ЗУ емкостью 16X4 бит и предназначена для создания СОЗУ

процессоров, в том чис­ле модулей РОН микро­процессорных систем, а также многоадресных ОЗУ. Структура микро­схемы (рис. 2.16) состо­ит, из матрицы с 16 РОН по четыре разряда (триггера) каждый, двух независимых уст­ройств ввода-вывода: канала А и канала В на четыре разряда каж­дый, двух дешифрато­ров кодов адреса ячеек памяти (регистров) и двух устройств управ­ления. Система сигна­лов включает: АА0—ААЗ, Аво—Аез —: коды адре­са, обеспечивающие не­зависимое обращение к регистрам матрицы при условии,! что коды не должны_быть_рдинако-выми; RDA, RDB — раз-
решение считывания информации по каналу А и каналу В соответственно; WRA, WRa^ разрешение записи информации через канал А и канал В, СЕА, СЕВ — разрешение обмена информацией с каналом А и каналом В. Все входы управляющих сигналов—,инверсные, следовательно, разрешающие активные значения названных сигналов равны логическому 0. Информацию записывают
в ячейки памяти матрицы и считывают через совмещенные входы выходы канала A (DA0— DA3) и канала В (DB0r-DB3). Устройство
ввода-вывода состоит из усилителей считывания с выходами на три состояния и усилителей записи.
Микросхема под управлением сигналов RD, WR, СЕ может работать в следующих режимах: запись по каналу А, запись по каналу В, одновременная запись по каналам А и В, считывание по каналу А, считывание по каналу- В, одновременное считыва­ние по каналам А и В, запись по каналу А и считывание по каналу В, и наоборот. При отсутствии сигнала разрешения обме­на по каналу: ~СЕ=1, выходы данного канала находятся в высокоомном (третьем) состоянии. Сигналы управления подают уровнем напряжения.
Микросхема конструктивно оформлена в .корпусе 2120 24-2-назначение выводов показано на рис 2.16
Микросхема К555ИР26 (рис 2 17, а) состоит из четырех регистров по четыре разряда в каждом Все регистры адресуемы, причем'предусмотрена раздельная адресация регистров при за' писи (AWijAWi) и при считывании (AR0AR,) Информацию запи сыв'ают 4 разрядным кодом по входам DI0 — DI3, установив код адреса AW()AW|_(AW| — ставший разряд) и подав сигнал разре шения записи WE = 0 При WE=1 доступ к регистрам для за писи закрыт Микросхема асинхронная- сигналы управления по­дают уровнем напряжения
Считывание информации производят" по установленному ад рёсу при наличии сигнала разрешения выхода ~ОЕ = 0 При ОЕ=1 доступ к регистрам для считывания закрыт, выходы нахо­дятся в высокоомном состоянии Разделение адресных сигналов позволяет одновременно записывать и считывать информацию, адресуя разные регистры
Микросхема может работать в режимах запись 4-разрядного кода в любой из регистров, считывание 4-разрядного кода из

любого регистра, одновременная запись и считывание информа ции из разных регистров, хранение информации (при WE =
:=ОЕ=1).
Микросхемы допускают объединение одноименных входов и ^выходов для наращивания числа регистров и их разрядности Задача объединения микросхем регистров решается так же, как И для микросхем ОЗУ и ПЗУ (см. гл. 3).
,,, Микросхема К561ИР11 (рис. 2.17,6) состоит из восьми 4-разрядных регистров общего назначения с произвольной выбор­кой. Записывают информацию в микросхему 4-разрядным кодом по входам DIo — DI3, считывают по выходам двух 4-разрядных каналов А и В: DA0—DA3, DBo—DB3. Адресные сигналы AWo — AW2 — для записи, ARA0 — ARA2 — для считывания jio каналу A, ARB0 — ARB2—для считывания по каналу В. Сигнал СЕ разрешает доступ к микросхеме. Вход этого сигнала — пря­мой динамический: только при положительном перепаде сигнала СЕ осуществляется запись или считывание информации, в ос­тальных состояниях этого сигнала доступ к регистрам по адрес­ным и информационным входам закрыт, в это время на выходах присутствует информация, предшествующая снятию разрешения
Микросхема может работать в следующих режимах: запись информации в один из регистров по адресу AW2AW1 AWo, счи­тывание информации по каналам А и В из двух регистров, выбранных адресами ARA2ARA1ARA0 и ARB2ARB|ARB0> хранение информации. При записи информации код адреса выбираемого регистра одновременно подается на все три группы адресных вхо­дов: AW, ARA, ARB. Спустя некоторое время с момента поступ­ления на вход СЕ положительного перепада сигнала разрешения на выходах обоих каналов установится записываемая информа­ция. При считывании на адресные входы AW должна быть по­дана нулевая комбинация, а на входы ARA и ARB коды адресов регистров, с которых информация считывается по каналам А и В соответственно. На выходах каналов считываемая информация появится спустя время задержки после подачи положительного перепада на вход разрешения. Режим хранения обеспечивается отсутствием на входе СЕ положительного перепада сигнала раз решения.
При наращивании числа регистров необходимо объединить несколько микросхем, при этом одноименные выходы разных микросхем соединять нельзя, поскольку у них нет третьего со­стояния. С целью объединения выходов используют мультиплек соры [16].
Микросхема К561ИР12 (рис. 2.17, в) содержит четыре 4-раз­рядных регистра. У этой микросхемы в организации и -режимах работы много общего с рассмотренной микросхемой К561ИРП но имеются и существенные отличия: выходы могут принимать третье состояние, введены дополнительные сигналы управления WE. (Разрешение записи), 0ЕА, 0ЕВ (Разрешение выхода по каналам А и В). При ОЕ = 0 выходы соответствующего канала переходят в третье состояние.
Микросхема может работать в режимах: хранения, sanncn информации в один из регистров, считывания информации из двух регистров одновременно, записи и считывания информации при разных адресах в одном цикле обращения.
При реализации режима задней необходимо подать код адре­са AWiAWo, разрешающий запись сигнал WE = 1 и положитель­ный перепад сигнала СЕ. В это время выходы могут находиться в третьем состоянии, если ОЕА = ОЕв = 0. Для контроля записы­ваемой информации на адресные входы обоих или одного из ка­налов ARah ARB подают адрес записи и при сигнале разрешения выхода. ОЕд = ОЕв = 1 записанная информация появится на вы­ходе. Можцр в одном цикле с записью произвести считывание информации, подав на адресные входы каналов сигналы адреса. а открыв выходы для считывания ОЕА = ОЕв=1. Режим хра­нения обеспечивается отсутствием активного сигнала СЕ.
Наличие выходов с тремя состояниями позволяет при нара­щивании емкости соединять одноименные выходы с,подключе­нием их через резистор к корпусу.
Микросхема КЮ02МР1 (рис. 2.18) представляет собой ЗУ магазинного типа емкостью 32X8 бит. Регистры соединены в цепь, в начало которой информация поступает для записи, а с конца считывается. В структуре микросхемы предусмотрено уст­ройство сдвигателя кода': записанный в первый регистр байт информации сдвигатель автоматически перемещает последова­тельно через все внутренние регистры в последний регистр, сле­дующий байт—в предпоследний и т. д. Операцию записи ин­формации производят сигналом WR=1, при необходимости пред­варительно стерев прежнюю информацию импульсным сигналом

ER=l- Сообщение о готовности, микросхемы принять для записи следующий байт формирует выход WE в виде сигнала высокого уровня. Очередной сигнал WR переводит выход WE в состоя­ние 0, и когда записанный байт будет перемещен сдвигателем во второй регистр, на выходе готовности появится уровень 1. При полном заполнении ЗУ на выходе WE установится 0.
Считывание информации производят последовательно во вре­мени с выводов последнего регистра при сигнале разрешения выхода ОЕ = 0 и по сигналу считывания RD=1 Сообщение о готовности выхода к считыванию следующего байта формирует выход ОЕ1 в виде сигнала высокого уровня . При поступлении очередного сигнала считывания выход UEL переходит в состоя­ние 0 и после перемещения информации из 31-го. регистра в 32-й на выходе ОЕ1 устанавливается высокий уров,ень напря жения При отсутствии информации в ЗУ ОЕ.1 =0
При подаче сигнала ОЕ=1 («Блокировка») выходы данных и ОЕ1' переходят в третье состояние, вход RD блокируется; и возможна только запись информации.
Следовательно, особенность магазинного ЗУ состоит в. том что оно не допускает произвольную выборку ячейки памяти,, в данном случае регистра. Существует другая возможность органи­зации ЗУ магазинного типа, при которой информация записы­вается и считывается через одни и те же входы-выходы Поэтому записанную в ЗУ информацию считывают в обратном порядке Такие ЗУ нередко называют «стеком».
. Регистровые ЗУ магазинного типа, как К1002ИР1, могут применяться для' согласования устройств с неравномерной ско­ростью передачи, поскольку они допускают выполнение записи и считывания в независимых друг от друга и асинхронных режи мах Есть возможность наращивать разрядность и емкость таких ЗУ путем их последовательного соединения [24] Конструктивно микросхема КЮ02ИР1 оформлена в корпусе 4118.24
Микросхема К1800РП6 представляет собой двухадресную, па мять е организацией 32X9 бит Структура микросхемы состоит из двух частей с независимой адресацией,, что позволяет исполь­зовать ее как двухканальную систему для работы «а две неза­висимые магистрали адресов и данных.. Для обеспечения этого режима в микросхеме предусмотрен ряд схемотехнических реше­ний, исключающих сбои и ошибки в работе. Матрица разделена на два массива с одинаковой организацией 32X9 бит, каждый из которых имеет необходимые функциональные узлы для адре­сации ячеек памяти,, записи и считывания информации. На услов­ном графическом изображении микросхемы (см. рис. 2.17, г) показана система адресных и управляющих сигналов: 5-разряд ный Код адреса канала А (АА1— АД5;) и канала В (Ав>|—Ав5) . нулевой разряд АА0, Аво контрольный для проверки на четность, сигналы: разрешения записи WEA, WEB;, разрешения выхода (считывания) 0ЕД, 0ЕН, синхросигналы СА, СВ, обеспечивающие выxoдJ^читывaeмoй информации при наличии разрешающих сит. налов ОЕ = 0.
Ввод и вывод информации осуществляют через два 9-разряд­ных двунаправленных входа-выхода DA, DB. При ОЕ=1 выходы находятся в состоянии 1 Работа микросхемы структурно орга­низована так, что оба массива матрицы доступны для обращения к ни-м по. обоим каналам Между собой массивы связаны так, что если информация записывается в один из них, то автомати­чески она записывается и во второй. Поэтому внешне микросхема функционирует как регистровое двухканальное ЗУ с организацией 32x9 бит с произвольной выборкой для записи и считывания по двум каналам одновременно Для исключения ошибок в адреса­ции предусмотрено устройство контроля
Существенной особенностью микросхемы является ее способ­ность выявлять ошибки в коде адреса и данных по методу конт­роля четности. Уже было отмечено, что один разряд в коде адреса является контрольным. Такую же роль играет девятый бит в коде данных. В структурной схеме имеются узлы контроля четности адреса и данных и формирования сигналов ошибки ERA в канале А и ERB в канале В, а также сигнала преду преждения о возможности ошибки AEQ при совпадении адресов. При выявлении ошибки в коде данных микросхема их не прини мает при записи и не выдает на выход при считывании, сопро­вождая эти операции признаками ошибок на соответствующих выходах.
Микросхема выполнена по ЭСЛ-технологии, обладает высо­ким быстродействием. Для снижения влияния наводок в цепях питания предусмотрены две общие точки, одна из которых пред назначена для выходных эмиттерных повторителей
Функциональные возможности микросхемы позволяют при­менять ее в качестве буфера данных между быстродействующим процессором и более медленными периферийными устройствами Она может быть использована также в качестве стека или блока РОН Для более подробного ознакомления с микросхемой можно обратиться к [18] Модификацией рассмотренной микросхемы является микросхема К1800РП16, у которой за счет исключения взаимосвязи между двумя массивами матрицы емкость удвоена 64X9 бит
Микросхема К555ИР30 содержит восемь .адресуемых тригге­ров В этом'заключается своеобразие микросхемы Адресуют триггеры трехразрядным кодом Для записи и считывания инфор­мации предусмотрены, информационные вход и выход Режимом микросхемы управляет сигнал WE разрешения записи
В составе многих микропроцессорных комплектов имеются многорежимные буферные регистры (МБР) Самая распростра­ненная структура МБР параллельный регистр со схемами уп-
72 равления,' обеспечивающими прием информации в регистр и выДачУ ее по запросу. В табл. 2.14 приведены микросхемы МРБ разных микропроцессорных комплектов. Эти микросхемы широко применяют для сопряжения модулей памяти с магистральными шинами, для построения различных устройств управления.
Микросхемы буферных регистров могут выполнять кроме ос--новной ряд дополнительных функций. Например, микросхему К.589ИР12 широко применяют в качестве управляемого буферно­го устройства, устройства прерывания, выходного буфера, фор мирователя двунаправленной шины.
Микросхема К588ИР1 (рис. 2.19, а) является 8-разрядным МБР и предназначена для построения интерфейсных блоков про­цессоров, ЗУ, контроллеров внешних устройств. Основным функ­циональным узлом структурной схемы (рис. 2.19,6) является регистр. Информация 8-разрядным кодом записывается по вхо­дам DI0—DI7 при сигнале 3anHCH__WR = 0 Считывание инфор мации -осуществляют по сигналу RD = 0 через выходные буфер­ные усилители и гшходы микросхемы DOo—DO7. При необхо­димости сигналом IN = 0 выходной код инвертируется. Очистку регистра производит сигнал ER = Q. Указанные режимы микро­схема выполняет при условии CS = 0 Если CS=l выходы микро­схемы находятся в третьем состоянии.
Дополнительной функцией микросхемы является проверка

данных, записываемых или считываемых, на четность. Контроль принимаемой информации на четность осуществляет блок, ко­торый представляет собой многовходовый сумматор по модулю 2 с выходным триггером для фиксирования результата. На вход этого блока поступают принятый 8-разрядный код и один конт­рольный разряд — бит четности, который приходит на вход, BIT одновременно с информацией. Анализируя 9-разрядный код на ус­ловие четности единиц и определяя его невыполнение, блок конт­роля на своем выходе формирует сигнал ошибки ERD, который блокирует запись ошибочной информации в регистр.
Микросхема может работать и в режиме формирования бита четности при считывании информации. В этом режиме считывае­мый код поступает на вход блока формирования бита четности Если код содержит нечетное число единиц, то на выходе блока формируется 1, в другом случае — 0. Этот сигнал с выхода BIT выходит из микросхемы параллельно с информационным кодом. Таким образом, в выходном 9-разрядном коде всегда бу­дет выполняться условие четности единиц. Поэтому такая же микросхема на приемном конце в режиме контроля четности лег­ко выявит одиночную ошибку в коде. Сигнал CH/F определяет режим контроля на четность (при 0) или режим формирования бита четности (при I). Данный режим, работы микросхемы К588ИР1 может быть эффективно использован при совместном ее применении с микросхемами ОЗУ для защиты модуля ОЗУ от ошибочной информации
Оперативная память на микросхемах статических ОЗУ
Когда речь заходит о применении микросхем памяти, то прежде всего указывают на вычислительные средства — ЭВМ различного уровня: от высокопроизводительных ЕС ЭВМ до микроЭВМ и микропроцессорных устройств управления — конт­роллеров Это обусловлено тем, что в вычислительных системах в зависимости от их назначения память занимает от 40 до 70% всего оборудования [9] От параметров ЗУ во многом зависят технические характеристики вычислительных средств.-
Для реализации оперативной памяти широко применяют мик­росхемы статических и динамических ОЗУ: первые — для ОЗУ сравнительно небольшой емкости, вторые ~ для ОЗУ емкостью более 10К байт, поскольку они в большей степени удовлетворяют требованиям к габаритам, энергопотреблению и стоимости запо­минающих устройств.
Микросхемы статических ОЗУ проще в применении, и поэтому во многих случаях им отдают предпочтение.
Микросхемы памяти для построения ОЗУ микроЭВМ или микропроцессорного контроллера выбирают, исходя из следую­щих данных: требуемая информационная емкость и организация памяти, быстродействие (время цикла обращения для записи или считывания), тип магистрали, (интерфейса), характеристики ли­ний магистрали (нагрузочная способность по току и емкости, требования к устройствам ввода-вывода подключаемых узлов и др.), требования к энергопотреблению, необходимость обеспече­ния энергонезависимости, условия эксплуатации, конструктивные требования.
Блок ОЗУ в общем случае включает модуль ОЗУ, состав­ленный из микросхем памяти, контроллер ОЗУ (устройство управления), буферные регистры или магистральные приемопере­датчики, шинные формирователи, обеспечивающие сопряжение по нагрузке модуля ОЗУ с шинами адреса и данных.
Значительное влияние на схему и характеристики контролле­ра и устройств сопряжения оказывает тип интерфейса, приня­тый в данной микропроцессорной системе [27].
Физический интерфейс представляет собой унифицированную магистраль из функционально объединенных линий, по которым передают коды адреса (шина адреса ША), данные- (шина дан­ных ШД), управляющие сигналы (шина управления ШУ), а также электропитание.
Для современных отечественных микроЭВМ и контроллеров применяют в основном интерфейсы следующих типов: ИК1 (для устройств на микропроцессоре К580ВМ80), И41 (для устройств на основе 16-разрядного микропроцессора К1810ВМ86, в част­ности для микроЭВМ семейства СМ1810 и др.), МПИ (для се­мейства 16-разрядных микроЭВМ «Электроника-60», «Электро­ника НЦ-80» и ДВК, «Электроника С5» и др.).
Магистраль ИК1 включает 16-разрядную ША, 8-разрядную ШД и шину управления, из которой для блока ОЗУ используют линии сигналов MWTC (MEMW) — «Запись в ОЗУ», MRDC (MEMR) — «Чтение из ОЗУ» [9, 62].
Магистраль И41 включает 20-разрядную ША, 16-разрядную ШД и ШУ с линиями сигналов: MWTC — «Запись в ОЗУ», MRDC — «Чтение из ОЗУ», ХАСК ответ «Подтверждение об­мена», INH1 — «Запрет ОЗУ» (запрещает ОЗУ реагировать на адрес), ВНЕ — «Разрешение старшего байта» (указание о двух-. байтовой передаче данных [9, 25, 27].
Магистраль И41 допускает подключение к ней 8-разрядных устройств, так как имеет режим работы с байтами. Адресные

Я тем самым обеспечивает режим параллельной записи для счет­чика DD5 и режим записи для микросхемы памяти.
За кодом адреса по шине «Данные-Адрес» поступает слово Р0—D]5, в котором разряд D0 является информационным, а раз­ряды Di — D12 — адресными (об использовании D|3—D15 см. [39]). Адрес через DD5 передается на адресные входы DD6 и обеспечивает выборку соответствующего элемента памяти для записи в него Do. Цикл записи одного бита завершается. формированием ответного сигнала RPLY (на рис. 3.19 не по­казан).
Вывод записанной информации производится в автономном режиме работы при наличии на входе V счетчика DD5 уровня О и на входе W/R микросхемы DD6 уровня 1. В режиме вывода счетчик DD5 перебирает адреса с нулевого до конечного. Син­хронно с каждым адресным кодом изменяется сигнал на входе CS и выводит один бит из накопителя. На выходе DD6 включен триггер DD7.1, синхронизированный с микросхемой памяти и счетчиком. Он управляет элементами DD10.2 и DD11 и выход­ным каскадом VT1—VT4 так, что если из DD6 выводится О, то на выходе Z сигнал отсутствует, если-1, то появляется знако­переменный меандр с тактовой частотой. Амплитуду этого сиг­нала можно регулировать резистором R7.
Синхронно; с сигналом, Z ЦАП DAI, DA2 формируют сигналы X и Y, что и обеспечивает индикацию выводимого бита в виде светлой или темной точки а определенном месте матрицы на экране осциллографа.
На время обратного хода луча сигнал, формируемый DD8 для строк, DD9 по завершению перебора всех адресов, DD10.1 и DD7.2, задерживает счетчик D05 и закрывает выход Z.
Реализация описанных устройств (см. рис. 3.18 и 3.19) не на­лагает никаких ограничений на микросхемы памяти, включая и разрядность адресного кода